module clk_div ( input clk_50m, //clk函数中的频率 output clk_out //输出值 ); parameter CLK_CNT = 24; //计数最大值 reg [31:0] cnt; //32位宽 reg clk_out_buf; //中间值 reg rst_n; initial begin rst_n<=1'b1; end always@(posedge clk_50m) begin if(!rst_n) begin cnt <= 32'd0; clk_out_buf <= 1'b1; //以上均是复位过程 end else if(cnt == CLK_CNT) //此处CLK_CNT就是最大值 begin cnt <= 32'd0; clk_out_buf <= ~clk_out_buf; //反转 end else begin cnt <= cnt + 32'd1; clk_out_buf <= clk_out_buf; //保持 end end assign clk_out = clk_out_buf; //中间值buf再赋回输出值 endmodule

这是一个 Verilog 代码模块，实现了一个时钟分频器。输入时钟信号为 clk_50m，输出时钟信号为 clk_out，其频率为 clk_50m/CLK_CNT。其中，CLK_CNT 是一个参数，代表计数器的最大值。当计数器 cnt 达到 CLK_CNT 时，会对 clk_out_buf 取反，从而实现时钟分频。

该模块还包括一个复位过程，当 rst_n 为低电平时，会将计数器 cnt 和中间值 buf 复位。当 rst_n 为高电平时，会根据计数器的值和最大值 CLK_CNT 来控制中间值 buf 的取值。

最后，通过 assign 语句将中间值 buf 赋值给输出信号 clk_out。