请根据下列代码写出仿真源代码。module clk_dlv( input sys_clk , input rst_n, output reg clk_20ms ); parameter CLK_DIV =21'd2_000_000; reg [20:0] clk_cnt=0; always @(posedge sys_clk or negedge rst_n)begin if(!rst_n)begin clk_cnt <=21'd0; clk_20ms<= 21'd1; end else if(clk_cnt==CLK_DIV/2-21'd1) begin clk_cnt <= 21'd0; clk_20ms<=~clk_20ms; end else begin clk_cnt <=clk_cnt+21'd1; clk_20ms<= clk_20ms; end end endmodule

以下是仿真源代码：

module tb_clk_dlv;
  reg sys_clk, rst_n;
  wire clk_20ms;

  clk_dlv dut (
    .sys_clk(sys_clk),
    .rst_n(rst_n),
    .clk_20ms(clk_20ms)
  );

  initial begin
    sys_clk = 0;
    rst_n = 0;
    #10 rst_n = 1;
    #100000 $finish;
  end

  always #5 sys_clk = ~sys_clk;
endmodule

在这个仿真源代码中，我们实例化了 `clk_dlv` 模块，并将其输入和输出与测试程序中的信号连接。我们使用了一个简单的测试程序，其中时钟信号 `sys_clk` 每隔 5 个时间单位就翻转一次。在模拟过程中，我们给 `rst_n` 信号一个低电平复位，然后在 10 个时间单位后将其拉高。最后，我们在仿真过程中等待 100000 个时间单位，然后结束仿真。

相关问题

根据下列代码，写出仿真源代码。module clk_div( input clk, input rst_n, output reg clk_20ms ); parameter CLK_DIV =21'd2_000_000; reg [20:0] clk_cnt; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin clk_cnt <=21'd0; clk_20ms<= 21'd1; end else if(clk_cnt==CLK_DIV/2-21'd1) begin clk_cnt <= 21'd0; clk_20ms<=~clk_20ms; end else begin clk_cnt <=clk_cnt+21'd1; clk_20ms<= clk_20ms; end end endmodule

以下是根据代码编写的仿真源代码：

module clk_div_sim;
    reg clk, rst_n;
    wire clk_20ms;
    parameter CLK_DIV = 21'd2_000_000;
    reg [20:0] clk_cnt;

    clk_div uut (
        .clk(clk),
        .rst_n(rst_n),
        .clk_20ms(clk_20ms)
    );

    initial begin
        clk = 0;
        rst_n = 0;
        #10 rst_n = 1;
        repeat(10000) begin
            #5 clk = ~clk;
        end
    end

    always @(posedge clk) begin
        if (rst_n == 0) begin
            clk_cnt <= 21'd0;
        end else if (clk_cnt == (CLK_DIV/2) - 21'd1) begin
            clk_cnt <= 21'd0;
        end else begin
            clk_cnt <= clk_cnt + 21'd1;
        end
    end
endmodule

在此仿真中，我们使用 `clk_div` 模块，并将其实例化为 `uut`。我们使用 `initial` 块来生成时钟和重置信号，并在仿真期间重复时钟。我们使用 `always` 块来模拟 `clk_div` 模块的行为。

module cnt_1Hz( input sys_clk, input sys_rst_n, output OneHertz, output [2 : 0] en );1赫兹计数器代码

以下是一个简单的1赫兹计数器的Verilog代码：

module cnt_1Hz(
    input sys_clk,
    input sys_rst_n,
    output reg OneHertz,
    output reg [2:0] en
);

reg [24:0] count;
reg tick;

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (~sys_rst_n) begin
        count <= 0;
        tick <= 0;
    end else begin
        if (count == 0) begin
            tick <= ~tick;
            count <= 25000000; // 1s at 25MHz
        end else begin
            count <= count - 1;
        end
    end
end

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (~sys_rst_n) begin
        OneHertz <= 0;
        en <= 0;
    end else begin
        OneHertz <= tick;
        en <= 3'b111;
    end
end

endmodule

这个代码使用了一个计数器来计算时钟周期数，并使用一个`tick`信号来表示1赫兹时钟的状态。当计数器达到0时，`tick`信号取反，计数器重新开始计数。在另外一个时钟域中，将`tick`信号赋值给`OneHertz`输出，并设置`en`输出为全高电平，表示输出有效。请注意修改`count`计数器的初始值以匹配您的系统时钟频率和所需的计数时间。