请根据下列代码写出仿真源代码。module clk_dlv( input sys_clk , input rst_n, output reg clk_20ms ); parameter CLK_DIV =21'd2_000_000; reg [20:0] clk_cnt=0; always @(posedge sys_clk or negedge rst_n)begin if(!rst_n)begin clk_cnt <=21'd0; clk_20ms<= 21'd1; end else if(clk_cnt==CLK_DIV/2-21'd1) begin clk_cnt <= 21'd0; clk_20ms<=~clk_20ms; end else begin clk_cnt <=clk_cnt+21'd1; clk_20ms<= clk_20ms; end end endmodule

以下是仿真源代码：

module tb_clk_dlv;
  reg sys_clk, rst_n;
  wire clk_20ms;

  clk_dlv dut (
    .sys_clk(sys_clk),
    .rst_n(rst_n),
    .clk_20ms(clk_20ms)
  );

  initial begin
    sys_clk = 0;
    rst_n = 0;
    #10 rst_n = 1;
    #100000 $finish;
  end

  always #5 sys_clk = ~sys_clk;
endmodule

在这个仿真源代码中，我们实例化了 `clk_dlv` 模块，并将其输入和输出与测试程序中的信号连接。我们使用了一个简单的测试程序，其中时钟信号 `sys_clk` 每隔 5 个时间单位就翻转一次。在模拟过程中，我们给 `rst_n` 信号一个低电平复位，然后在 10 个时间单位后将其拉高。最后，我们在仿真过程中等待 100000 个时间单位，然后结束仿真。

相关问题

根据下列代码，写出仿真源代码。module clk_div( input clk, input rst_n, output reg clk_20ms ); parameter CLK_DIV =21'd2_000_000; reg [20:0] clk_cnt; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin clk_cnt <=21'd0; clk_20ms<= 21'd1; end else if(clk_cnt==CLK_DIV/2-21'd1) begin clk_cnt <= 21'd0; clk_20ms<=~clk_20ms; end else begin clk_cnt <=clk_cnt+21'd1; clk_20ms<= clk_20ms; end end endmodule

以下是根据代码编写的仿真源代码：

module clk_div_sim;
    reg clk, rst_n;
    wire clk_20ms;
    parameter CLK_DIV = 21'd2_000_000;
    reg [20:0] clk_cnt;

    clk_div uut (
        .clk(clk),
        .rst_n(rst_n),
        .clk_20ms(clk_20ms)
    );

    initial begin
        clk = 0;
        rst_n = 0;
        #10 rst_n = 1;
        repeat(10000) begin
            #5 clk = ~clk;
        end
    end

    always @(posedge clk) begin
        if (rst_n == 0) begin
            clk_cnt <= 21'd0;
        end else if (clk_cnt == (CLK_DIV/2) - 21'd1) begin
            clk_cnt <= 21'd0;
        end else begin
            clk_cnt <= clk_cnt + 21'd1;
        end
    end
endmodule

在此仿真中，我们使用 `clk_div` 模块，并将其实例化为 `uut`。我们使用 `initial` 块来生成时钟和重置信号，并在仿真期间重复时钟。我们使用 `always` 块来模拟 `clk_div` 模块的行为。

// SYS_CLK_FREQ表示输入时钟频率；TARGET_CLK_FREQ表示目标时钟频率；N表示计数器的位宽 module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)( input sys_clk, input sys_rst_n, output clk_out ); // 请在下面添加代码，对输入时钟（100MHz）进行10分频 // 代码量预计10~13行 /****** Begin / / End ******/ endmodule输入信号： 时钟周期为10ns（100MHz）； 0ns: sys_clk = 0, sys_rst_n = 0； 20ns: sys_rst_n = 1； 复位信号无效后，再经历20个时钟上升沿。 预期输出： VCD info: dumpfile waveform.vcd opened for output. At time 0ns: sys_rst_n = 0, clk_out = x At time 5ns: sys_rst_n = 0, clk_out = 0 At time 20ns: sys_rst_n = 1, clk_out = 0 At time 65ns: sys_rst_n = 1, clk_out = 1 At time 115ns: sys_rst_n = 1, clk_out = 0 At time 165ns: sys_rst_n = 1, clk_out = 1 At time 215ns: sys_rst_n = 1, clk_out = 0

以下是实现代码：

module clkdiv #(parameter SYS_CLK_FREQ = 100_000_000, TARGET_CLK_FREQ = 10_000_000, N = 3)(
input sys_clk,
input sys_rst_n,
output reg clk_out
);

reg [N-1:0] counter = 0;

always @(posedge sys_clk or negedge sys_rst_n) begin
if (~sys_rst_n) begin
clk_out <= 0;
counter <= 0;
end
else begin
if (counter == SYS_CLK_FREQ / (TARGET_CLK_FREQ * 10)) begin
clk_out <= ~clk_out;
counter <= 0;
end
else begin
counter <= counter + 1;
end
end
end

endmodule

代码分析：

该模块实现了一个简单的时钟分频器，将100MHz的输入时钟分频为10MHz。参数SYS_CLK_FREQ和TARGET_CLK_FREQ分别表示输入时钟频率和目标时钟频率，N表示计数器的位宽。

时钟分频的实现是通过计数器来实现的，每计数到一定值就翻转输出时钟的电平。具体地，计数器的值为SYS_CLK_FREQ / (TARGET_CLK_FREQ * 10)，因为需要分频10倍，所以分母中乘以10。当计数器的值达到该值时，输出时钟的电平翻转，并将计数器清零。

在模块的always块中，使用了posedge sys_clk和negedge sys_rst_n两个敏感信号来触发时钟分频的操作。当sys_rst_n为低电平时，表示复位信号有效，此时将输出时钟置为0，并将计数器清零；当sys_rst_n为高电平时，表示复位信号无效，此时根据计数器的值来翻转输出时钟的电平。