你是一个数字ic设计师，请用verilog实现三分频电路，占空比为三分之一，并说明为何这样设计，并且给出代码。

module freq_divider(
input wire clk,
output wire clk_out
);

reg [1:0] count;
reg toggle;

always @(posedge clk) begin
if (count == 2'b11)
count <= 2'b00;
else
count <= count + 1'b1;

toggle <= ~toggle;
end

assign clk_out = toggle;

endmodule

/*
这个三分频电路使用了一个2位计数器来实现。
随着时钟的上升沿，计数器的值递增。当计数器的值达到3时，将其重置为0，并且切换输出时钟的状态。
这样，输出时钟的频率就是输入时钟的三分之一，占空比为三分之一。
*/