phase = exp(1j * 2 * pi * (kr_eff/2) .* delay.^2) .* exp(1j * 2 * pi * doppler * t_eff * (0:length(noise)-1));矩阵维度必须一致怎么改

时间: 2023-09-01 20:12:52 浏览: 80
如果矩阵维度不一致,可以使用矩阵广播(broadcasting)来解决。假设 `kr_eff/2` 是一个 $1 \times N$ 的行向量,`delay` 是一个 $M \times 1$ 的列向量,`delay.^2` 会得到一个 $M \times 1$ 的列向量,那么 `kr_eff/2 .* delay.^2` 会得到一个 $M \times N$ 的矩阵。同理,`doppler` 是一个标量,`t_eff` 是一个 $1 \times M$ 的行向量,`(0:length(noise)-1)` 会得到一个 $1 \times L$ 的行向量,那么 `t_eff * (0:length(noise)-1)` 会得到一个 $1 \times L$ 的行向量。为了使这两个部分可以相乘,需要将它们的维度都转换为 $M \times N$ 和 $N \times L$,可以通过在行或列上添加维度为 1 的维度来实现。 因此,可以使用以下代码进行矩阵广播: ``` phase = exp(1j * 2 * pi * (kr_eff/2) .* delay.^2).' * ones(1, length(noise)) .* exp(1j * 2 * pi * doppler * t_eff.' * (0:length(noise)-1)); ``` 其中,`.'` 表示转置操作,`ones(1, length(noise))` 会创建一个 $1 \times L$ 的行向量,`t_eff.'` 会将 `t_eff` 转置为 $M \times 1$ 的列向量。这样得到的 `phase` 矩阵就是一个 $M \times L$ 的矩阵,可以与 `noise` 矩阵进行逐元素相乘。
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/// programmable block decoder to support protocols such as 64b66b, 64b67b, 128b130b, 128b132b module mppcs_block_dec #( parameter DW = 32, /// max. data width parameter DATA_WIDTH = 32, parameter HW = 4, /// max. header width 4 parameter ND = 16 /// max. number of data per block parameter DATA_PER_BLOCK = 64, ) ( /// ingress data interface input logic [DW-1:0] data_in, /// ingress data before header extraction input logic in_valid, /// ingress flow control output logic in_ready, /// ingress flow control /// egress data interface output logic block_start, /// block synchronization output logic [HW-1:0] header_out, /// block header output logic [DW-1:0] data_out, /// egress data after header extraction output logic out_valid, /// egress flow control input logic out_ready, /// egress flow control /// control options input [$clog2(DW)-1:0] msb_data, /// number of data bits - 1 input [$clog2(HW)-1:0] msb_header, /// number of header bits - 1 input [$clog2(ND)-1:0] msb_num_data, /// number of data per block - 1 output logic sync_track, /// block sync tracking signal input logic sync_mode, /// 0: use external sync directly, 1 : use internal sync after assertion of external sync input logic [3:0] sync_offset, /// offset between sync and block start signal input logic sync_start, /// external sync input logic enable, /// 0: clock-gated, 1: mission mode input logic bypass, /// 1: data pass-through without header insertion /// clock & reset input clk, input rst ); /// mask unused bits in header and data wire [DW+1 :0] data_msk = {({{(DW-1){1'b0}},1'b1}<<msb_data),1'b0} - 1'b1; wire [DW-1:0] data_eff = data_msk[DW-1:0] & data_in; wire [HW+1 :0] header_msk = {({{(HW-1){1'b0}},1'b1}<<msb_header),1'b0} - 1'b1; /// block synchronization wire block_sync_en = enable & ~bypass; logic [$clog2(ND)-1:0] cnt_block_data,cnt_block_data_nxt; logic sync_start_lat; always @(posedge clk or posedge rst) begin if (rst) sync_start_lat <= 0; else sync_start_lat <= sync_start; end

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