使用verilog写一个fifo

很高兴为您解答。关于使用Verilog写一个FIFO的问题，可以通过以下代码实现：

module fifo(D, Wclk, Rclk, Reset, Full, Empty, DataOut, DataIn, Count);
parameter DataSize = 8;
parameter DataDepth = 16;
input [DataSize-1:0] DataIn;
input Wclk, Rclk, Reset;
output Full, Empty;
output [DataSize-1:0] DataOut;
output reg [4:0] Count;
wire Rclk_ = Rclk;
wire Wclk_ = Wclk;
reg [DataSize-1:0] Data [0:DataDepth-1];
reg [DataSize-1:0] DataOut;
reg [4:0] Count;
assign Full = Count == DataDepth;
assign Empty = Count == 0;
always @(posedge Wclk_)
begin
if (Reset)
begin
Count <= 0;
end
else if (Count < DataDepth)
begin
Data[Count] <= DataIn;
Count <= Count + 1;
end
end
always @(posedge Rclk_)
begin
if (Full)
begin
DataOut <= Data[0];
Count <= DataDepth - 1;
for (integer i=0; i<DataDepth-1; i=i+1)
begin
Data[i] <= Data[i+1];
end
end
end
endmodule

这是一个简单的FIFO代码，其中包括DataSize（数据大小）和DataDepth（数据深度）两个参数。在Wclk（写使能）上升沿时，如果Reset（重置）信号为1，则计数器Count清零。否则，如果FIFO没有满，则将数据DataIn写入FIFO，并将计数器Count加1。在Rclk（读使能）上升沿时，如果FIFO已满，则将FIFO中第一个数据Data[0]读取到DataOut中，并通过移动函数移动所有数据，使得FIFO中最后一个空的位置变为DataDepth-1。

希望能解决您的问题，如果还有其他问题，请随时咨询。