FPGA设计一个模9的减法计数器，按0.58 的节拍，使数码管显示循环显示其计数值。 要求:实验板上验证时，采用实验板提供的50MHz时钟进行分频后得到计数时钟0. 5s,用拨码开关作为异步复位Rst 输入，用数码管显示计数结果。

首先，我们需要了解模9减法计数器的原理。模9减法计数器是指能够对于0到8之间的数字进行计数，每计数到9的时候，会从0开始重新计数。实现模9减法计数器可以使用状态机或者计数器来实现。

在本题中，我们可以使用FPGA来实现模9减法计数器。我们需要按照题目要求，使用0.58的节拍来进行计数，并且在实验板上验证时，需要使用50MHz时钟进行分频后得到计数时钟0.5s。

接下来，我们可以按照以下步骤来实现模9减法计数器：

1. 配置FPGA开发环境，包括编写Verilog代码和设置FPGA开发板。

2. 编写Verilog代码来实现模9减法计数器。代码中需要包括一个计数器模块和一个数码管显示模块。计数器模块需要使用状态机或者计数器来实现模9减法计数器；数码管显示模块需要将计数器模块的结果显示在数码管上。

3. 将Verilog代码综合生成比特流文件。

4. 将比特流文件下载到FPGA开发板中进行验证。在验证时，需要将拨码开关连接到异步复位Rst输入，并将数码管连接到数码管显示模块的输出。

5. 验证结果。在验证时，我们可以按照以下步骤来验证结果：

- 将拨码开关设置为复位状态，验证计数器是否从0开始计数。
- 将拨码开关设置为非复位状态，验证计数器是否能够按照0.58s的节拍进行计数。
- 验证计数器是否能够正确地进行模9减法计数。
- 验证数码管是否能够正确地显示计数器的结果。

如果验证结果正确，那么我们就成功地实现了模9减法计数器，并且能够使用FPGA开发板进行实验验证。