systemVerilog的foreach和for循环区别

在SystemVerilog中，foreach 和 for 循环具有不同的用途和语法：

1. foreach 循环用于迭代集合，例如数组、队列、结构、枚举等

语法如下：

foreach(item_type item_name, collection) begin
    // 循环体
end

其中，item_type 是集合中元素的类型，item_name 是循环变量的名称，collection 是要迭代的集合。

示例代码：

int array[3] = {1, 2, 3};
foreach(int i, array) begin
    $display("array[%0d] = %0d", i, array[i]);
end

输出结果：

array[0] = 1
array[1] = 2
array[2] = 3

2. for 循环用于控制循环次数

语法如下：

for(initialization; condition; iteration) begin
    // 循环体
end

其中，initialization 是循环变量的初始值或初始化语句；condition 是循环条件，只有当条件为真时才执行循环体；iteration 是循环变量的更新语句。

示例代码：

for(int i=0; i<3; i++) begin
    $display("i = %0d", i);
end

输出结果：

i = 0
i = 1
i = 2

总的来说，foreach 循环用于迭代集合，for 循环用于控制循环次数。