用verilog 写一个round robin仲裁器

以下是一个简单的Round Robin仲裁器的Verilog代码：

module round_robin_arbiter(
  input clk,
  input [3:0] req,
  output reg [3:0] grant
);

reg [1:0] count;

always @(posedge clk) begin
  if (req == 0) begin
    count <= 2'b00;
    grant <= 4'b0001;
  end else if (req == 1) begin
    count <= 2'b01;
    grant <= 4'b0010;
  end else if (req == 2) begin
    count <= 2'b10;
    grant <= 4'b0100;
  end else if (req == 3) begin
    count <= 2'b11;
    grant <= 4'b1000;
  end else begin
    count <= count + 1;
    case (count)
      2'b00: grant <= 4'b0001;
      2'b01: grant <= 4'b0010;
      2'b10: grant <= 4'b0100;
      2'b11: grant <= 4'b1000;
    endcase
  end
end

endmodule

该模块有一个时钟输入和四个请求输入。在任何时刻，仅当一个请求被授予。如果没有请求，则授予第一个请求；否则，循环授予下一个请求。