用Verilog写一个111序列检测器

以下是一个简单的基于Verilog的111序列检测器的代码示例：

module sequence_detector (
  input clk, // 时钟信号
  input reset, // 复位信号
  input data, // 输入信号
  output reg detected // 检测到序列的标志位
);

reg [2:0] shift_reg; // 寄存器，用于存储输入信号的三位数据
always @(posedge clk or negedge reset) begin
  if (reset == 0) begin // 复位
    shift_reg <= 0;
    detected <= 0;
  end else begin
    shift_reg <= {shift_reg[1:0], data}; // 将输入信号的最新数据存入寄存器
    if (shift_reg == 3'b111) begin // 检测到111序列
      detected <= 1;
    end else begin
      detected <= 0;
    end
  end
end

endmodule

以上Verilog代码中，我们定义了一个名为`sequence_detector`的模块，该模块包含了一个时钟信号`clk`、一个复位信号`reset`、一个输入信号`data`和一个输出信号`detected`。其中，`shift_reg`是一个3位的寄存器，用于存储输入信号的三位数据。在时钟上升沿或复位信号下降沿时，我们将输入信号的最新数据存入寄存器，并检测是否存在111序列。如果存在，则将`detected`标志位置为1，否则将其置为0。