请用verilog语言写一段序列检测器，检测11001

以下是一个简单的序列检测器，可以检测序列11001：

module sequence_detector(
    input clk,
    input reset,
    input data,
    output reg match
);

// 定义状态
parameter s0 = 2'b00; // 初始状态
parameter s1 = 2'b01; // 匹配到1
parameter s2 = 2'b10; // 匹配到11
parameter s3 = 2'b11; // 匹配到110

// 定义状态寄存器和下一个状态变量
reg [1:0] state, next_state;

// 定义组合逻辑，根据当前状态和输入数据决定下一个状态
always @ (state, data) begin
    case (state)
        s0: if (data) next_state = s1; else next_state = s0;
        s1: if (data) next_state = s1; else next_state = s2;
        s2: if (data) next_state = s1; else next_state = s3;
        s3: if (data) next_state = s1; else next_state = s0;
    endcase
end

// 定义状态转移，根据下一个状态更新状态寄存器
always @ (posedge clk, posedge reset) begin
    if (reset) state <= s0;
    else state <= next_state;
end

// 定义输出，只有在最终状态s3时输出匹配信号
assign match = (state == s3);

endmodule

该序列检测器有四个状态，分别对应于初始状态、匹配到1、匹配到11和匹配到110，最终状态为匹配到110时输出匹配信号。在每个时钟周期中，当前状态和输入数据决定下一个状态，然后在上升沿时更新状态寄存器。最终输出信号只在最终状态为s3时为1，否则为0。