写一段100序列检测器的verilog代码

下面是一个简单的 100 序列检测器的 Verilog 代码实现，它可以检测一个输入信号是否包含 100 这个序列：

module sequence_detector(
    input clk, // 时钟信号
    input reset, // 复位信号
    input data, // 输入数据信号
    output reg output // 输出信号
);

reg [2:0] state; // 状态寄存器

always @(posedge clk, posedge reset) begin
    if (reset) begin // 复位状态
        state <= 3'b000;
        output <= 0;
    end else begin // 非复位状态
        case(state)
            3'b000: // 状态0
                if (data == 1'b1) begin
                    state <= 3'b001;
                end
            3'b001: // 状态1
                if (data == 1'b0) begin
                    state <= 3'b010;
                end else begin
                    state <= 3'b000;
                end
            3'b010: // 状态2
                if (data == 1'b0) begin
                    state <= 3'b011;
                end else begin
                    state <= 3'b000;
                end
            3'b011: // 状态3
                if (data == 1'b1) begin
                    state <= 3'b100;
                    output <= 1;
                end else begin
                    state <= 3'b000;
                end
            3'b100: // 状态4
                state <= 3'b000;
        endcase
    end
end

endmodule

这个代码实现了一个有 5 个状态的状态机，当输入信号包含 100 时，输出信号会置 1。当复位信号为 1 时，状态机会回到初始状态。