用Veirlog 写一个8选1多路复用器，输入输出均为高电平，

在Verilog HDL中编写一个8选1多路复用器（Multiplexer，MUX），通常会用到`select`端口来选择信号源，并且所有输入信号线(`input [7:0]`)都会连接到一个公共的输出(`output`). 这里是一个基本的示例：

module eight_to_one_mux(
    input wire sel,      // 选择信号，范围从0到7
    input wire data_in[7:0],   // 输入数据信号，一共有8条
    output reg select_data  // 输出数据
);
    always @(*) begin
        case(sel)     // 根据sel的选择位确定输出
            0 : select_data = data_in[0];   // 当sel=0时，输出data_in[0]
            1 : select_data = data_in[1];
            2 : select_data = data_in[2];
            3 : select_data = data_in[3];
            4 : select_data = data_in[4];
            5 : select_data = data_in[5];
            6 : select_data = data_in[6];
            7 : select_data = data_in[7];   // 当sel=7时，输出data_in[7]
            default : select_data = 'Z;  // 其他情况输出未知值（通常为高阻）
        endcase
    end
endmodule

// 使用示例
module top;
    eight_to_one_mux mux (
        .sel(data_sel),       // 数据选择信号
        .data_in(data_in[]),   // 输入的数据列表
        .select_data(out_data)  // 输出数据
    );
    // ...其他电路连接...
endmodule