用Veirlog 写一个8选一数据选择器，输入输出均为高电平，用assign写

在Verilog语言中，我们可以使用组合逻辑来创建一个8选1数据选择器，也称为多路复用器(MUX)。下面是一个简单的示例，假设我们有一个8位的数据源`data[7:0]`和一个3位的选择信号`sel[2:0]`：

module eight_to_one_mux(
    input [7:0] data,   // 输入数据
    input sel [2:0],     // 选择信号
    output reg result     // 输出结果
);

// 使用case statement实现多路选择
assign result = case(sel)
                  // 当sel=0b000时，选择data[0]
                  3'd0 : data[0],
                  // 类似地，依次选择data[1]到data[7]
                  3'd1 : data[1],
                  3'd2 : data[2],
                  3'd3 : data[3],
                  3'd4 : data[4],
                  3'd5 : data[5],
                  3'd6 : data[6],
                  3'd7 : data[7],
                  default : 'Z;   // 未选择的默认值通常设为无效信号(ZERO)
              endcase;

endmodule

在这个模块中，`result`被声明为寄存器，以便能够保留上一次选择的结果。`case`语句根据`sel`的值来选择相应的`data`位，并赋值给`result`。