用verilog写，verilog模块实例化，通过两个二选一实现三选一电路

在Verilog HDL中，为了实现一个三选一电路（也称为三路选择器或多路复用器），你可以首先创建一个基本的二选一模块作为构建块，然后通过组合或串联这些模块来实现所需的功能。假设我们有一个名为`mux_2to1`的基本二选一模块，它接受输入信号`sel`, `in0`, 和 `in1`，并返回选择后的信号`out`。

module mux_2to1 (
    input wire sel,   // 选择信号，高电平选in0，低电平选in1
    input wire in0,   // 第一个输入
    input wire in1,   // 第二个输入
    output wire out   // 输出
);
    assign out = (sel == 1'b0) ? in0 : in1; // 当sel=0时，out连接in0；当sel=1时，out连接in1
endmodule

为了实现三选一，我们可以有以下两种方法：

1. **组合实例化**（如果`sel`有三个状态对应三个输入）
- 定义一个`mux_2to1`的端口列表，如`a`, `b`, `c`, `sel`，分别对应三个输入信号。
- 实例化两个`mux_2to1`模块，例如`mux1`连接`in0`和`in1`，`mux2`连接`in1`和`in2`，`sel`为它们共享的控制信号。然后通过另一个`mux_2to1`模块连接`sel`到`mux1`和`mux2`的`sel`，`in0`到`mux1`的`in0`，`in1`到`mux2`的`in0`，得到最终的三选一输出。

2. **连续级联**（如果`sel`只有两个有效值，如0和1）
- 使用单个`mux_2to1`模块，`sel`直接控制第一个`in`（设为`in0`），再将这个`out`作为第二个`in`（`in1`）传入新的`mux_2to1`，以此类推。