verilog实例化模块

在Verilog硬件描述语言中，实例化（Instantiation）是指创建模块的具体实现版本。当你有一个已经设计好的模块（如一个计数器、触发器或其他功能块），你可以多次实例化它到你的设计中，每个实例都有自己的名称和参数。

例如，假设你有一个名为`counter`的模块，它接受一个初始值作为输入并返回递增的数值。实例化`counter`的过程如下：

module top_level;
   // 实例化counter模块，给它分配名字'c1', 并提供初始值5
   counter c1(.input(clk), .output(count), .reset(reset), .init(5));
   
   // 可能还有其他模块实例...
endmodule

module counter (
   input wire clk,
   output reg [7:0] count,
   input wire reset,
   input wire [3:0] init);
   // counter模块内部结构...
endmodule

在这个例子中，`top_level`模块实例了`counter`模块，并设置了`init`参数为5。每个`counter`实例的行为都是独立的，可以根据其实例名（这里是`c1`）访问它们的输入和输出。