verilog 子模块实例化参数

在Verilog语言中，子模块实例化是指将模块作为另一个模块的一部分使用，并可以传递参数（parameters）。当你需要创建某个模块的多个版本，每个版本有不同的特性时，就可以通过参数来实现。参数实例化的基本语法如下：

module top_module (
    // 主模块输入输出端口...
);
    module_name instance_name (
        .input_port_1(input_value),
        .input_port_2(input_value),
        .// 其他输入输出端口...
        .parameter_name = parameter_value  // 实例化参数
    );
endmodule

这里，`module_name`是你想使用的子模块名，`instance_name`是实例名称，`parameter_name`是要传递给子模块的参数名，`parameter_value`则是这个参数的具体值。通过这种方式，你可以根据实际需求动态地配置子模块的行为。