Python正则表达式识别Verilog中带有参数实例化的子模块，并输出子模块的名字

你可以使用Python的正则表达式库re来实现这个功能。以下是一个简单的脚本示例：

import re

verilog_code = "por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))"

# 定义正则表达式
regex = r"\w+\s+#\(([\w,\s]+)\)\s+(\w+)\s*\(\.([\w,\s]+)\(([\w,\s]+)\)\)"

# 匹配Verilog实例化代码
match = re.match(regex, verilog_code)

# 输出子模块名
if match:
    fifo_name = match.group(2)
    print("子模块名：", fifo_name)
else:
    print("Verilog实例化代码不匹配。")

输出结果：

子模块名： u_fifo

这个脚本只输出子模块的名字，如果需要输出其他信息，可以在正则表达式中添加适当的组。