Python正则表达式识别Verilog中带有参数实例化的子模块，代码：por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))

可以使用如下的正则表达式来匹配Verilog中带有参数实例化的子模块：

\w+\s+#\(\.\w+\(\w+\),\s*\.\w+\(\w+\)\)\s+\w+\s*\(\s*\.(\w+)\(\w+\),\s*\.(\w+)\(\w+\),\s*\.(\w+)\(\w+\),\s*\.(\w+)\(\w+\)\s*\)

其中：

- `\w+` 匹配子模块的类型名称
- `#\(` 匹配参数列表的开头
- `\.(\w+)\(\w+\)` 匹配每个参数的名字和值
- `\s+\w+\s*\(` 匹配子模块的名称
- `\.(\w+)\(\w+\)` 匹配子模块的输入输出端口

在上面的Verilog代码中，使用这个正则表达式可以匹配到以下内容：

- `por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))`
- `FIFO_WIDTH`
- `DATA_WIDTH`
- `clk`
- `reset`
- `data_in`
- `data_out`

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Python正则表达式识别Verilog中带有参数实例化的子模块，verilog代码：por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))

可以使用以下正则表达式来识别Verilog代码中带有参数实例化的子模块：

import re

verilog_code = "por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))"

pattern = r"\b\w+\s*#\s*\(\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*\)\s*(\w+)\s*\(\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*\)"

match = re.search(pattern, verilog_code)

if match:
    module_name = match.group(5)
    parameter1_name = match.group(1)
    parameter1_value = match.group(2)
    parameter2_name = match.group(3)
    parameter2_value = match.group(4)
    clk_port_name = match.group(6)
    clk_port_signal = match.group(7)
    reset_port_name = match.group(8)
    reset_port_signal = match.group(9)
    data_in_port_name = match.group(10)
    data_in_port_signal = match.group(11)
    data_out_port_name = match.group(12)
    data_out_port_signal = match.group(13)
    print("Module Name: ", module_name)
    print(parameter1_name, ": ", parameter1_value)
    print(parameter2_name, ": ", parameter2_value)
    print(clk_port_name, ": ", clk_port_signal)
    print(reset_port_name, ": ", reset_port_signal)
    print(data_in_port_name, ": ", data_in_port_signal)
    print(data_out_port_name, ": ", data_out_port_signal)
else:
    print("No match found.")

这个正则表达式可以匹配包含模块名称、参数和端口的完整实例化语句。其中，`\b\w+\s*#\s*\(\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*\)\s*(\w+)\s*\(\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*,\s*\.(\w+)\s*\(\s*(\w+)\s*\)\s*\)`这一部分匹配了完整的实例化语句，`\b\w+`匹配了模块名称，`(\w+)`匹配了参数名称和值，`\(\s*(\w+)\s*\)`匹配了端口名称和信号名称。

Python正则表达式识别Verilog中带有参数实例化的子模块 por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))

可以使用以下正则表达式来匹配Verilog文件中带有参数实例化的子模块：

\w+\s*#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)\s+\w+\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)

其中，`\w+`表示匹配一个或多个字母、数字或下划线（即模块名），`\s*`表示匹配零个或多个空格，`\(`和`\)`表示匹配左右括号，`(?:...)`表示非捕获分组，`#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)`表示匹配参数列表，`\.\w+\s*\(\s*\w+\s*\)\s*,?\s*`表示匹配单个参数或端口连接。

使用Python的re模块可以方便地对Verilog文件进行正则表达式匹配和提取。下面是一个示例代码，可以输出Verilog文件中所有带有参数实例化的子模块的名字和参数列表：

import re

with open('test.v', 'r') as f:
    content = f.read()

pattern = re.compile(r'\w+\s*#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)\s+\w+\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)')
matches = pattern.findall(content)

for match in matches:
    parameters = re.findall(r'\.\w+\s*\(\s*\w+\s*\)', match)
    print('Instance Name: ', match.split(' ')[-2])
    print('Parameters: ', parameters)

其中，`test.v`是Verilog文件的文件名，需要根据实际情况进行修改。该代码会输出每个带有参数实例化的子模块的实例名和参数列表。