Python提取Verilog中子模块名，一个子模块名为por_ccg_buff,另一个子模块名为por_ccg_fifo

可以使用正则表达式来提取Verilog中的子模块名。可以使用re模块中的findall函数来查找所有符合模式的子字符串。以下是提取por_ccg_buff和por_ccg_fifo的示例代码：

import re

# Verilog代码
verilog_code = """
module top_module (
    input clk,
    input reset,
    output reg [31:0] data_out
);

por_ccg_buff #(
    .PARAM1(1),
    .PARAM2(2)
) inst_buff (
    .clk(clk),
    .reset(reset),
    .data_out(data_out)
);

por_ccg_fifo #(
    .PARAM1(3),
    .PARAM2(4)
) inst_fifo (
    .clk(clk),
    .reset(reset),
    .data_out(data_out)
);

endmodule
"""

# 正则表达式模式
pattern = r'\b\w+\b(?=\s*\()'

# 查找所有子模块名
submodule_names = re.findall(pattern, verilog_code)

# 输出结果
print(submodule_names)

输出结果为：

['por_ccg_buff', 'inst_buff', 'por_ccg_fifo', 'inst_fifo']

其中，'por_ccg_buff'和'por_ccg_fifo'是子模块的名称，'inst_buff'和'inst_fifo'是实例化的实例名称。如果只需要提取子模块的名称，可以在正则表达式中加入一些限制条件，例如要求子模块名称以"por_"开头：

# 正则表达式模式
pattern = r'\bpor_\w+\b(?=\s*\()'

# 查找所有子模块名
submodule_names = re.findall(pattern, verilog_code)

# 输出结果
print(submodule_names)

输出结果为：

['por_ccg_buff', 'por_ccg_fifo']