Python正则表达式提取Verilog中子模块名，只提取用来例化的模块名，一个子模块名为por_ccg_buff,另一个子模块名为por_ccg_fifo，统计子模块代码行数

可以使用Python的re模块来实现正则表达式提取Verilog中子模块名，具体代码如下：

import re

# 读取Verilog代码
with open('verilog_code.v') as f:
    code = f.read()

# 提取子模块名
submodule_names = re.findall(r'\b\w+(?:_ccg_buff|_ccg_fifo)\b', code)

# 统计代码行数
line_count = 0
with open('verilog_code.v') as f:
    for line in f:
        for name in submodule_names:
            if name in line:
                line_count += 1
                break

print('子模块名:', submodule_names)
print('代码行数:', line_count)

其中，正则表达式r'\b\w+(?:_ccg_buff|_ccg_fifo)\b'可以匹配以_ccg_buff或_ccg_fifo结尾的单词，\b表示单词边界，\w+表示至少一个单词字符，(?:...)表示非捕获分组，即只用于匹配，不捕获分组中的内容。最后，代码通过读取Verilog代码文件，逐行检查子模块名是否出现在代码中，统计出代码行数。