Python 正则表达式，匹配 Verilog 子模块 fifo fifo_instans

可以使用Python的re模块来实现正则表达式匹配Verilog中子模块名，具体代码如下：

import re

# 读取Verilog代码
with open('verilog_code.v') as f:
    code = f.read()

# 匹配子模块名
submodule_names = re.findall(r'\bfifo_instans\b', code)

print('子模块名:', submodule_names)

其中，正则表达式r'\bfifo_instans\b'可以匹配单词"fifo_instans"，\b表示单词边界。最后，代码通过读取Verilog代码文件，使用re.findall()函数进行匹配，找出所有匹配的子模块名。