Python正则表达式识别Verilog中带有参数实例化的子模块 por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))

可以使用以下正则表达式来匹配Verilog文件中带有参数实例化的子模块：

\w+\s*#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)\s+\w+\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)

其中，`\w+`表示匹配一个或多个字母、数字或下划线（即模块名），`\s*`表示匹配零个或多个空格，`\(`和`\)`表示匹配左右括号，`(?:...)`表示非捕获分组，`#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)`表示匹配参数列表，`\.\w+\s*\(\s*\w+\s*\)\s*,?\s*`表示匹配单个参数或端口连接。

使用Python的re模块可以方便地对Verilog文件进行正则表达式匹配和提取。下面是一个示例代码，可以输出Verilog文件中所有带有参数实例化的子模块的名字和参数列表：

import re

with open('test.v', 'r') as f:
    content = f.read()

pattern = re.compile(r'\w+\s*#\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)\s+\w+\s*\(\s*(?:\.\w+\s*\(\s*\w+\s*\)\s*,?\s*)*\s*\)')
matches = pattern.findall(content)

for match in matches:
    parameters = re.findall(r'\.\w+\s*\(\s*\w+\s*\)', match)
    print('Instance Name: ', match.split(' ')[-2])
    print('Parameters: ', parameters)

其中，`test.v`是Verilog文件的文件名，需要根据实际情况进行修改。该代码会输出每个带有参数实例化的子模块的实例名和参数列表。