Python正则表达式识别Verilog中带有参数实例化的子模块

你可以使用Python的正则表达式库re来实现这个功能。以下是一个简单的脚本示例：

import re

verilog_code = "por #(.FIFO_WIDTH(FIFO_WIDTH), .DATA_WIDTH(DATA_WIDTH)) u_fifo(.clk(clk), .reset(reset), .data_in(data_in), .data_out(data_out))"

# 定义正则表达式
regex = r"\w+\s+#\(([\w,\s]+)\)\s+(\w+)\s*\(\.([\w,\s]+)\(([\w,\s]+)\)\)"

# 匹配Verilog实例化代码
match = re.match(regex, verilog_code)

# 输出子模块名和连接到子模块的信号
if match:
    parameters = match.group(1).replace(" ", "").split(",")
    parameter_values = {}
    for parameter in parameters:
        parameter_name, parameter_value = parameter.split("(")[1].split(")")
        parameter_values[parameter_name] = parameter_value
    fifo_name = match.group(2)
    port_connections = match.group(3).replace(" ", "").split(",")
    connection_values = {}
    for port_connection in port_connections:
        connection_name, connection_value = port_connection.split("(")[1].split(")")
        connection_values[connection_name] = connection_value
    print("子模块名：", fifo_name)
    print("参数：", parameter_values)
    print("连接到子模块的信号：", connection_values)
else:
    print("Verilog实例化代码不匹配。")

输出结果：

子模块名： u_fifo
参数： {'FIFO_WIDTH': 'FIFO_WIDTH', 'DATA_WIDTH': 'DATA_WIDTH'}
连接到子模块的信号： {'clk': 'clk', 'reset': 'reset', 'data_in': 'data_in', 'data_out': 'data_out'}

这个脚本可以处理多个参数和多个连接，只需在正则表达式中添加适当的组。