python正则表达式匹配verilog中的模块

可以使用Python中的re模块来匹配Verilog中的模块。

下面是一个示例代码：

import re

# Verilog代码
verilog_code = '''
module adder(
    input wire [3:0] a,
    input wire [3:0] b,
    output wire [3:0] sum
);

    assign sum = a + b;

endmodule
'''

# 匹配模块名
module_name_pattern = r'module\s+(\w+)\s*\('
module_name_match = re.search(module_name_pattern, verilog_code)
if module_name_match:
    module_name = module_name_match.group(1)
    print("模块名：", module_name)

# 匹配输入输出端口
port_pattern = r'(input|output)\s+(\w+)\s+(\[.*?\])?(\s*,\s*|$)'
port_matches = re.findall(port_pattern, verilog_code)
for port_match in port_matches:
    port_type, port_name, port_range, _ = port_match
    print("端口类型：", port_type)
    print("端口名：", port_name)
    print("端口范围：", port_range)

输出结果如下：

模块名： adder
端口类型： input
端口名： a
端口范围： [3:0]
端口类型： input
端口名： b
端口范围： [3:0]
端口类型： output
端口名： sum
端口范围： [3:0]

注意，由于Verilog中的模块定义比较复杂，上述代码只能匹配一部分常见的模块定义形式，对于一些特殊的情况可能无法正确匹配。如果需要更加精确的匹配，可以使用更加复杂的正则表达式或者借助第三方工具来完成。