帮我写一个基于verilog语言的fpga具有时钟的时分秒的代码

好的，下面是一个简单的Verilog代码示例，可以实现FPGA时钟的时分秒功能：

module clock(
    input clk,
    output reg [3:0] hour,
    output reg [5:0] minute,
    output reg [5:0] second
);

reg [3:0] hour_reg;
reg [5:0] minute_reg;
reg [5:0] second_reg;

always @(posedge clk) begin
    if (second_reg == 59) begin
        second_reg <= 0;
        if (minute_reg == 59) begin
            minute_reg <= 0;
            if (hour_reg == 23) begin
                hour_reg <= 0;
            end else begin
                hour_reg <= hour_reg + 1;
            end
        end else begin
            minute_reg <= minute_reg + 1;
        end
    end else begin
        second_reg <= second_reg + 1;
    end
end

assign hour = hour_reg;
assign minute = minute_reg;
assign second = second_reg;

endmodule

这个模块有一个时钟输入 `clk`，以及 `hour`、`minute`、`second` 三个输出，分别表示当前时、分、秒。在时钟上升沿的时候，每秒会自动增加一秒，当秒数到达59时，会自动归零，并增加一分钟。当分钟数和小时数到达上限时，也会自动归零并增加小时数。

注意，这只是一个简单的示例代码，实际应用中可能还需要考虑更多的细节问题。