99到0减法计数器verilog数码管

以下是一个基于 Verilog 的 99 到 0 减法计数器，使用数码管来显示计数器的值：

module counter(clk, reset, seg, an);
  input clk, reset;
  output reg [6:0] seg;
  output reg [3:0] an;
  
  reg [7:0] cnt;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      cnt <= 8'h63;
    end else if (cnt == 8'h00) begin
      cnt <= 8'h63;
    end else begin
      cnt <= cnt - 1;
    end
  end
  
  seg_decoder decoder(seg, cnt);
  
  an <= 4'b1110;
  
endmodule

module seg_decoder(seg, num);
  output reg [6:0] seg;
  input [7:0] num;
  
  always @(*) begin
    case(num)
      8'h00: seg = 7'b1000000; // 0
      8'h01: seg = 7'b1111001; // 1
      8'h02: seg = 7'b0100100; // 2
      8'h03: seg = 7'b0110000; // 3
      8'h04: seg = 7'b0011001; // 4
      8'h05: seg = 7'b0010010; // 5
      8'h06: seg = 7'b0000010; // 6
      8'h07: seg = 7'b1111000; // 7
      8'h08: seg = 7'b0000000; // 8
      8'h09: seg = 7'b0010000; // 9
      8'h0A: seg = 7'b0001000; // A
      8'h0B: seg = 7'b0000011; // B
      8'h0C: seg = 7'b1000110; // C
      8'h0D: seg = 7'b0100001; // D
      8'h0E: seg = 7'b0000110; // E
      8'h0F: seg = 7'b0001110; // F
      default: seg = 7'b1111111; // OFF
    endcase
  end
endmodule

该代码使用一个八位的计数器 `cnt` 来计数，每当 `cnt` 到达 0 时，它将被重置为 99。这个计数器通过 `seg_decoder` 模块来解码并显示在数码管上。在 `counter` 模块中，使用了一个时钟输入 `clk` 和一个可选的异步复位输入 `reset`，以及显示计数器值的数码管输出 `seg` 和 `an`。