模为50的减法计数器verilog语言

以下是一个模为50的减法计数器的Verilog语言实现示例：

module sub_counter(clk, reset, count_down);
    input clk, reset;
    output reg [5:0] count_down;
    
    always @(posedge clk) begin
        if (reset) begin
            count_down <= 50;
        end else begin
            if (count_down == 0) begin
                count_down <= 50;
            end else begin
                count_down <= count_down - 1;
            end
        end
    end
endmodule

在这个实现中，计数器的初始值为50（因为模为50）。每当时钟信号（clk）的上升沿到来时，计数器值会减1。如果计数器值减至0，则会被重置为50。如果复位信号（reset）为1，则计数器会被重置为50。计数器的当前值通过count_down输出。