请帮我写出 Verilog边沿检测电路设计 测试代码

在Verilog语言中，设计一个边缘检测电路通常涉及使用触发器（如DFF或JKFlop）和比较器。以下是一个简单的上升沿检测电路的例子：

module edge_detector (
    input wire clk,       // 主时钟输入
    input wire rst_n,      // 外部复位信号
    input wire input_edge, // 输入波形信号
    output reg detected_edge // 边缘检测输出
);

// D Flip-Flop用于检测上升沿
always @(posedge clk or posedge rst_n) begin
    if (~rst_n) begin
        detected_edge <= 0;   // 复位时清零
    end else if (input_edge && !prev_input_edge) begin
        detected_edge <= 1;   // 上升沿到来时置1
    end else
        detected_edge <= detected_edge; // 其他情况保持不变
    prev_input_edge <= input_edge;   // 储存上一次输入状态
end

endmodule

在这个模块里：
- `clk` 是系统的时钟输入，`posedge` 表示正向边缘触发。
- `rst_n` 是负的外部复位信号，用于清除内部的状态。
- `input_edge` 是输入信号，我们假设它是一个模拟波形，检测它的上升沿。
- `detected_edge` 是输出信号，当检测到上升沿时变为高电平。

测试代码通常会通过虚拟信号源提供时钟和输入，并检查输出结果是否符合预期。例如：

module testbench;
reg clk = 0;
reg rst_n = 1;
wire input_edge = 0;  // 或者从其他仿真工具生成模拟波形
output_edge_reg detector_output;

initial begin
    $dumpfile("test_edge_detection.vcd");
    $dumpvars(0, edge_detector);
    forever begin
        #5 $rose(input_edge);  // 模拟上升沿
        #5 $fall(input_edge);  // 模拟下降沿
        #10 clk = ~clk;       // 变换时钟极性
        #100;                // 等待一段时间
    end
end

initial begin
    rst_n = 0; // 开始仿真前复位检测器
    #100 rst_n = 1; // 等待足够时间让系统稳定
    #1000 $finish;
end

edge_detector dut(
    .clk(clk),
    .rst_n(rst_n),
    .input_edge(input_edge),
    .detected_edge(detector_output)
);

// 添加其他测试用例...
endmodule

这个测试bench会在每个上升沿后检查`detector_output`，确认其值是否正确变化。在实际应用中，你需要添加更多的测试用例来全面验证电路功能。