设计由spi_clk上升沿时钟采样的32位数据输出，用verilog编写

在Verilog语言中，设计一个SPI (Serial Peripheral Interface) 从时钟上升沿捕获32位数据并输出的过程需要以下几个步骤：

module spi_data_capture(
    input wire clk,        // SPI时钟信号
    input wire cs_n,       // 接地表示SPI允许传输
    input wire [31:0] data_in,  // 32位输入数据
    output reg [31:0] data_out,  // 32位输出数据
    input wire rst          // 用于复位电路
);

// 状态机变量，记录当前状态
reg [1:0] state = 2'b00;  // 初始状态通常为IDLE

always @(posedge clk or posedge rst) begin
    if (rst) begin
        state <= 2'b00;
        data_out <= 32'd0;  // 当rst有效时清零数据输出
    end else if (state == 2'b00 && rising_edge(clk)) begin
        // 上升沿到来，进入START条件，准备接收MSB
        state <= 2'b01;
    end else if (state == 2'b01 && rising_edge(clk)) begin
        // 收到第一个边缘，开始捕获数据
        data_out[7:0] <= {data_in[7:0], data_out[7:0]};
        state <= 2'b10;
    end else if (state == 2'b10 && rising_edge(clk)) begin
        // 按顺序捕捉剩余数据
        for (int i = 6; i >= 0; i--) begin
            data_out[i+8] <= {data_in[i], data_out[i+8]};
        end
        state <= 2'b01;  // 完成后回到START，等待下一个上升沿
    end else if (state == 2'b01 && !rising_edge(clk)) begin
        // 下降沿结束，保持数据直到下一次上升沿
    end
end

endmodule