dcm gc pll
时间: 2023-08-11 08:07:18 浏览: 120
在Spartan-6架构中,没有同时包含两个DCM和一个PLL。而在7系列FPGA中,使用了一个CMT,其中包含一个MMCM、一个PLL和专用的存储器接口逻辑。这些功能现在都由MMCM和PLL来支持。CMT位于与SelectIO列相邻的单独列中,并具有对I/O的专用访问权限。MMCM和PLL可以通过SRCC和MRCC时钟的输入引脚来驱动。BUFG和BUFH可以驱动CMT和时钟缓冲器。CMT可以使用CMT主干网驱动相邻区域中的其他CMT,但有一些限制。MMCM还增加了一些新的功能,如分数除法、精细相移、动态相移、反相时钟输出等。\[1\]\[2\]\[3\]
#### 引用[.reference_title]
- *1* *3* [FPGA - 7系列 FPGA内部结构之Clocking -01- 时钟架构概述](https://blog.csdn.net/weixin_41445387/article/details/125500733)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v4^insert_chatgpt"}} ] [.reference_item]
- *2* [Xilinx 7系列FPGA架构之时钟资源(一)](https://blog.csdn.net/gslscyx/article/details/114602573)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v4^insert_chatgpt"}} ] [.reference_item]
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