verilog中阻塞赋值和非阻塞赋值

在Verilog中，阻塞赋值和非阻塞赋值是两种不同的赋值方式。

阻塞赋值（blocking assignment）使用“=”符号进行赋值，在同一时间步中，按照代码顺序执行。这意味着在当前语句执行完成之前，下一条语句无法执行。阻塞赋值会立即更新信号的值。

例如：

a = b; // 阻塞赋值

非阻塞赋值（non-blocking assignment）使用“<=”符号进行赋值，允许并行执行。非阻塞赋值将在当前时间步结束后才更新信号的值。这意味着所有的非阻塞赋值语句都会在当前时间步结束之后同时执行。

例如：

a <= b; // 非阻塞赋值

在时序逻辑中，非阻塞赋值常用于描述时钟边沿触发的寄存器或者存储单元的更新，而阻塞赋值则用于描述组合逻辑。

需要注意的是，阻塞赋值和非阻塞赋值只在时序语句（always、initial块）中使用，不能在组合逻辑（combinational logic）中使用。