用verilog设计74ls161

74LS161是一款4位二进制计数器，可以实现二进制计数器的功能，具体设计如下：

1. 首先，需要声明所需的输入和输出端口，包括时钟CLK，异步复位RST，计数方向选择UP/DN，以及输出端口Q3,Q2,Q1,Q0。

   module counter_74ls161(
     input CLK,      // 时钟
     input RST,      // 异步复位
     input UP_DN,    // 计数方向：0为DOWN，1为UP
     output reg Q3,  // Q3输出
     output reg Q2,  // Q2输出
     output reg Q1,  // Q1输出
     output reg Q0   // Q0输出
   );

2. 在模块中，需要定义一个4位寄存器REG，用于存储计数器的当前值，并根据计数方向进行加减。

   reg [3:0] REG;
   
   always @(posedge CLK or negedge RST) begin
     if (!RST) begin         // 异步复位
       REG <= 4'b0000;
     end else if (UP_DN) begin  // UP计数
       REG <= REG + 1;
     end else begin          // DN计数
       REG <= REG - 1;
     end
   end

3. 根据74LS161的真值表，可以实现计数器的输出逻辑。其中，在计数器清零时需要将Q3,Q2,Q1,Q0输出均设为0。

   assign Q3 = (REG == 4'h8);
   assign Q2 = (REG & !Q3);
   assign Q1 = (REG & !Q3 & !Q2);
   assign Q0 = (REG & !Q3 & !Q2 & !Q1);

4. 最后，在模块末尾添加endmodule语句即可完成74LS161的Verilog设计。

   endmodule