二位计数器 verilog

二位计数器的Verilog代码如下：

module binary_counter(
    input wire clk,
    input wire rst_n,
    output reg [1:0 count
);

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        count <= 2'b00;
    end else begin
        count <= count + 1;
    end
end

endmodule

在这个二位计数器的Verilog代码中，我们定义了一个叫做binary_counter的模块，该模块具有三个输入端口和一个输出端口。输入端口包括时钟信号（clk）、复位信号（rst_n）和使能信号（enable），输出端口为二位计数器的计数值（count）。

在always块中，我们使用边沿敏感的时钟信号来触发计数器的计数操作。当复位信号为低电平时，计数器会被重置为0。当复位信号为高电平时，计数器会根据时钟信号的上升沿进行自增操作。

以上是一个简单的二位计数器的Verilog代码范例。你可以根据自己的需求进行修改和扩展。

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四位计数器verilog

以下是四位计数器的 Verilog 代码：

module four_bit_counter(
    input clk,
    input reset,
    output reg [3:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0000;
    end else begin
        count <= count + 1;
    end
end

endmodule

该模块包含一个时钟输入、一个复位信号输入和一个四位输出计数器。当复位信号为高电平时，计数器被重置为零。在每一个时钟上升沿时，计数器加一，直到达到 15（二进制 1111），然后再次从零开始计数。

4位二进制计数器verilog

module binary_counter(clk, reset, out);
input clk, reset;
output reg [3:0] out;

always @(posedge clk or posedge reset) begin
if (reset) begin
out <= 4'b0000;
end else begin
out <= out + 1;
end
end

endmodule