N位计数器verilog仿真代码

在Verilog语言中，一个N位计数器通常是用于数字系统中的基本逻辑组件，它能周期性地从0计到\(2^N - 1\)然后回圈开始。这里是一个简单的同步N位二进制加法计数器的例子：

module counter(
    input wire clk,        // 时钟输入
    input wire reset,      // 外部复位信号
    input [N-1:0] enable, // 控制输入（一般全为1表示启动）
    output reg [N-1:0] count // 计数值输出
);

parameter N = 4;   // 定义计数器位宽

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
    end else if (enable) begin
        if (count == N - 1) begin
            count <= 0;     // 当计数满时重置
        } else begin
            count <= count + 1;  // 否则递增计数
        end
    end
end

endmodule

这个模块中，`clk`是时钟输入，`reset`是外部复位信号，`enable`用于控制计数是否进行，`count`则是输出的计数值。

为了仿真，你需要将此代码放入一个Verilog文件中，例如`counter.v`，然后使用如ModelSim、Vivado或Quartus等工具进行仿真，设置适当的时钟频率和起始条件。