用VHDL语言写一个3选1多路选择器，两个选择口

在VHDL设计中，一个3选1多路选择器通常由一个地址输入和三个数据输入以及一个输出组成。下面是一个简单的3选1多路选择器的VHDL代码示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity three_to_one_mux is
   Port (
      sel : in std_logic;        -- 选择信号，0选择A，1选择B，2选择C
      A : in std_logic_vector(7 downto 0); -- 第一个数据输入
      B : in std_logic_vector(7 downto 0); -- 第二个数据输入
      C : in std_logic_vector(7 downto 0); -- 第三个数据输入
      Y : out std_logic_vector(7 downto 0) -- 输出结果
   );
end entity three_to_one_mux;

architecture Behavioral of three_to_one_mux is
begin
   process(sel, A, B, C)
   begin
      case sel is
         when "0" => Y <= A;     -- 当sel=0时，选择A
         when "1" => Y <= B;     -- 当sel=1时，选择B
         when "2" => Y <= C;     -- 当sel=2时，选择C
         default => Y <= "X";   -- 非法选择，设置默认值为无效信号
      end case;
   end process;
end architecture Behavioral;

在这个例子中，`sel`是选择信号，当它为0、1或2时，分别连接到数据A、B或C，其余情况则将输出设为无效信号“X”。