quartus设置一个15进制计数器(0000-1110),初值设在0111(中间值),A路出现脉冲则计数器加1,B路出现脉冲则计数器减1,脉冲的宽度、周期固定。计数值到1110则A胜,计数值到0000则B胜。设置输出信号Y0、Y1,初值为0

首先，我们需要将15进制的计数器转换为4位二进制计数器，即0000-1110变为0000-1101。为了方便，我们可以用4位二进制表示中间值0111，即0000 0111。

接下来，我们需要设计一个电路，使得A路出现脉冲时计数器加1，B路出现脉冲时计数器减1。我们可以使用一个4位二进制加减器来实现这个功能，其中加减器的输入A连接计数器的输出，输入B分别连接A、B路的脉冲信号，并设置加减器的运算模式为B-A。

最后，我们需要添加一个比较器，检测计数器是否达到了最大值1110或最小值0000。如果达到了最大值，则A胜，Y0输出1；如果达到了最小值，则B胜，Y1输出1。初值为0可以通过对Y0、Y1的输出值进行异或操作得到。

下面是基于Verilog语言的实现代码：

module counter(
    input clk,         // 时钟信号
    input rst,         // 复位信号
    input a_pulse,     // A路脉冲信号
    input b_pulse,     // B路脉冲信号
    output reg y0,     // 输出信号Y0
    output reg y1      // 输出信号Y1
);

reg [3:0] count;       // 计数器

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 4'b0111;   // 初值设为0111
        y0 <= 1'b0;
        y1 <= 1'b0;
    end else begin
        // A路脉冲信号触发加1
        if (a_pulse) begin
            count <= count + 1;
        end
        // B路脉冲信号触发减1
        if (b_pulse) begin
            count <= count - 1;
        end
        // 检查是否达到最大值或最小值
        if (count == 4'b1110) begin
            y0 <= 1'b1;     // A胜
        end else if (count == 4'b0000) begin
            y1 <= 1'b1;     // B胜
        end
    end
end

endmodule