quartus设置一个15进制计数器（0000-1110），初值设在0111(中间值)，A路出现脉冲则计数器加1，B路出现脉冲则计数器减1，脉冲的宽度、周期固定。计数值到1110则A胜，计数值到0000则B胜。设置输出信号Y0、Y1，初值为0，A胜则Y0输出1，B胜则Y1输出1。

首先，我们需要使用 Quartus 中的 Verilog HDL 语言来实现这个计数器。以下是代码示例：

module counter(
    input clk, // 时钟信号
    input reset, // 复位信号
    input pulse_A, // A路脉冲信号
    input pulse_B, // B路脉冲信号
    output reg [3:0] count, // 计数器值
    output reg Y0, // A胜状态
    output reg Y1 // B胜状态
);

// 计数器初值为0111
initial count = 4'b0111;

always @(posedge clk) begin
    if (reset) begin
        // 复位时计数器清零
        count <= 4'b0000;
        Y0 <= 1'b0;
        Y1 <= 1'b0;
    end else begin
        // 如果A路出现脉冲，则计数器加1
        if (pulse_A) begin
            if (count == 4'b1110) begin
                // 如果计数器值到达1110，则A胜
                Y0 <= 1'b1;
            end else begin
                count <= count + 1;
            end
        end
        // 如果B路出现脉冲，则计数器减1
        else if (pulse_B) begin
            if (count == 4'b0000) begin
                // 如果计数器值到达0000，则B胜
                Y1 <= 1'b1;
            end else begin
                count <= count - 1;
            end
        end
    end
end

endmodule

接下来，我们需要实例化这个计数器，并将时钟信号、复位信号、A路脉冲信号和B路脉冲信号连接到模块的输入端口上。同时，我们需要将计数器值和 A 胜、B 胜状态输出到 Y0 和 Y1 信号上。以下是顶层模块的代码示例：

module top(
    input clk,
    input reset,
    input pulse_A,
    input pulse_B,
    output reg Y0,
    output reg Y1
);

reg [3:0] count;

counter c(
    .clk(clk),
    .reset(reset),
    .pulse_A(pulse_A),
    .pulse_B(pulse_B),
    .count(count),
    .Y0(Y0),
    .Y1(Y1)
);

always @(posedge clk) begin
    Y0 <= 1'b0;
    Y1 <= 1'b0;
end

endmodule

在这个顶层模块中，我们实例化了计数器模块，并将计数器值和 A 胜、B 胜状态输出到 Y0 和 Y1 信号上。同时，我们需要在时钟的上升沿清零 Y0 和 Y1 信号，以便在下一次比较中重新检测胜负状态。

最后，我们需要在 Quartus 中进行综合和布局布线，并将 FPGA 开发板上的输入输出端口与顶层模块的输入输出端口连接起来。通过输入 A 和 B 脉冲信号，我们可以观察计数器的计数值和胜负状态是否正确输出。