Python正则表达式既识别带有参数的Verilog例化子模块，又可以识别不带参数的例化子模块，并统计其子模块的代码行数

你可以使用Python正则表达式匹配Verilog代码中的所有模块实例，并使用Python文件读取和行数计数功能来统计模块实例的代码行数。下面是一个示例代码：

import re

# 匹配带有参数的模块实例
module_inst_with_param = re.compile(r'(\w+)\s+(\w+)\s*\((.*)\);')

# 匹配不带参数的模块实例
module_inst_without_param = re.compile(r'(\w+)\s+(\w+)\s*;')

# 统计代码行数
def count_lines(filename):
    with open(filename, 'r') as f:
        return sum(1 for line in f)

# 读取Verilog代码文件
with open('example.v', 'r') as f:
    code = f.read()

# 匹配带有参数的模块实例并统计代码行数
for match in module_inst_with_param.findall(code):
    module_name = match[0]
    instance_name = match[1]
    param_list = match[2]
    filename = module_name + '.v'
    lines = count_lines(filename)
    print(f"{instance_name} ({param_list}) : {lines} lines")

# 匹配不带参数的模块实例并统计代码行数
for match in module_inst_without_param.findall(code):
    module_name = match[0]
    instance_name = match[1]
    filename = module_name + '.v'
    lines = count_lines(filename)
    print(f"{instance_name} : {lines} lines")

上述代码假设Verilog代码文件名为example.v，模块文件名与模块名称相同，并且都存储在同一目录中。当匹配到模块实例时，它会打印出实例名称、参数列表（如果有）和模块代码的行数。

注意，这只是一个简单的例子，你需要根据你的具体需求修改正则表达式和代码行数统计函数。