pc计数器verilog

以下是一个简单的 PC 计数器的 Verilog 代码示例：

module pc_counter (
  input clk,
  input rst,
  output reg [7:0] count
);

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 8'b0;
  end
  else begin
    count <= count + 1;
  end
end

endmodule

这个 PC 计数器模块接受时钟信号 `clk` 和复位信号 `rst`，并输出一个 8 位的计数器值。在每个时钟上升沿时，计数器值会自动加一。当复位信号 `rst` 为高电平时，计数器值会被重置为 0。