找一个8bits序列里第一个1verilog

可以使用一个简单的 for 循环来实现。

假设输入的 8 位序列为 input_seq，那么代码如下：

module find_first_one(
    input [7:0] input_seq,
    output reg [2:0] first_one_index
);

reg [7:0] temp_seq;

always @(*) begin
    first_one_index = 3'b000; // 初始化索引为0
    temp_seq = input_seq; // 复制输入序列
    for (int i = 0; i < 8; i = i + 1) begin
        if (temp_seq[7] == 1'b1) begin // 如果最高位为1
            first_one_index = i; // 更新索引
            break; // 退出循环
        end
        temp_seq = temp_seq << 1; // 将序列左移1位
    end
end

endmodule

这个模块将输出第一个 1 的索引，如果输入序列中没有 1，则输出 0。