`timescale 1ns / 1ps module pc_main( input clk, input rst, input wire [31:0] npc, output reg [31:0] pc ); reg state; always@(posedge clk or negedge rst)begin if(~rst) state <= 0; else state <= 1; end always@(posedge clk or negedge rst)begin if(~rst) pc <= 0; else pc <= state?npc:0; end endmodule

这是一个Verilog HDL语言编写的程序计数器模块(pc_main)。下面是对各个部分的解释：

- clk：输入时钟端口，用于同步程序计数器的计数；
- rst：输入复位端口，当高电平时，将程序计数器清零；
- npc：输入端口，表示下一条指令的地址；
- pc：输出端口，表示当前指令的地址；

其中，`timescale 1ns / 1ps`表示时间单位，1ns为时间单位，1ps为时间精度，即1ns内的时钟周期数。

在模块中定义了一个状态变量state，表示程序计数器的工作状态，当rst为高电平时，将state变量清零。

always@(posedge clk or negedge rst)begin...end语句表示在时钟上升沿或者复位信号下降沿时，根据rst的值，将程序计数器pc赋值。当rst为高电平时，将pc清零；当rst为低电平时，根据state的值，将pc赋值为npc或者0。