使用Verilog语言编写一个4乘4乘法器，要有代码和测试代码

在Verilog HDL（硬件描述语言）中，我们可以编写一个4位乘法器（Multiplier）来完成这种计算。这是一个简化的例子，假设我们使用固定大小的数据类型，并且不考虑流水线或多级结构：

module multiplier_4bit (
    input [3:0] A,   // 输入的4位数A
    input [3:0] B,   // 输入的4位数B
    output reg [11:0] C  // 输出的结果16位，高位补零
);

// 实现4x4逐位相乘并累积
always @(*) begin
    wire product;
    for (int i = 0; i < 4; i++) begin
        product[i*4 + 0] = A[i] & B[0];       // 第i位乘积
        product[i*4 + 1] = A[i] & B[1];
        product[i*4 + 2] = A[i] & B[2];
        product[i*4 + 3] = A[i] & B[3];

        C[i*4 + 0] = product[i*4 + 0] ^ product[i*4 + 1];  // 累加进结果
        C[i*4 + 1] = product[i*4 + 1] ^ product[i*4 + 2];
        C[i*4 + 2] = product[i*4 + 2] ^ product[i*4 + 3];
        C[i*4 + 3] = product[i*4 + 3];
    end
end

// 测试代码示例
initial begin
    $display("Input A: %b", A);
    $display("Input B: %b", B);
    
    // 随机输入数据进行测试
    A = 5'b01010;
    B = 5'b11100;

    #10; // 等待操作完成
    $display("Output C: %b", C);
end

endmodule

这个模块定义了两个输入（A和B）和一个输出（C），通过循环逐位相乘并将结果累加到C中。请注意，实际应用中会需要更复杂的设计来处理溢出和其他边界条件。