IF(clk_1'event AND clk_1='1')THEN--state='10'表示正在加油 IF(state="10")THEN IF(target_money-gas_4<5)THEN money_4<=target_money; gas_4<=target_gas; final_2<='1'; -- assist<='1'; state<="11";--加油完毕,导致state="11" ELSE money_4<=money_4+25; gas_4<=gas_4+5; END IF; END IF; ELSE money_4<=money_4; gas_4<=gas_4; END IF;编译后Error (10821): HDL error at fill_up.vhd(241): can't infer register for "gas_4[9]" because its behavior does not match any supported register model请更改

时间: 2024-02-12 20:03:24 浏览: 72
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daima.rar_曼彻斯特_曼彻斯特VHDL_曼彻斯特编码

根据错误提示，gas_4[9]的行为与任何支持的寄存器模型都不匹配，因此编译器无法推断出寄存器。这通常是因为你在进程中同时使用了组合逻辑和时序逻辑。请检查你的代码，确保在进程中只使用一种逻辑类型。如果你需要在进程中使用组合逻辑和时序逻辑，请使用条件语句（例如IF语句）来明确指定每个信号的类型。你可以将gas_4[9]定义为一个中间信号，然后使用条件语句将其连接到时序逻辑或组合逻辑，以解决这个问题。
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IF(clk_1'event AND clk_1='1')THEN--state='10'表示正在加油 IF(state="10")THEN IF(target_money-gas_4<5)THEN money_4<=target_money; gas_4<=target_gas; final_2<='1'; -- assist<='1'; state<="11";--加油完毕,导致state="11" ELSE money_4<=money_4+25; gas_4<=gas_4+5; END IF; END IF; ELSE money_4<=money_4; gas_4<=gas_4; END IF;编译后Error (10821): HDL error at fill_up.vhd(241): can't infer register for "gas_4[9]" because its behavior does not match any supported register model请更改这段代码

IF(clk_1'event AND clk_1='1')THEN--state='10'表示正在加油 IF(state="10")THEN IF(target_money-gas_4)THEN money_4<=target_money; gas_4_next<=target_gas; final_2<='1'; -- assist<='1'; state...

library ieee; use ieee.std_logic_1164.all; entity LineCheck IS port(clk,cin,rst:in std_logic; result:out std_logic); end LineCheck; ARCHITECTURE pr of LineCheck IS type state is (s0,s1,s2,s3,s4,s5,s6,s7); signal n_state,c_state:state; begin process(clk,rst) begin if(rst='1') then n_state<=s0; elsif(clk'event and clk='1') then n_state<=c_state; end if; end process; process(n_state,cin) begin case n_state is when s0=> result<='0'; if(cin='1') then c_state<=s1; else c_state<=s0; end if; when s1=> result<='0'; if(cin='1') then c_state<=s2; else c_state<=s0; end if; when s2=> result<='0'; if(cin='1') then c_state<=s3; else c_state<=s0; end if; when s3=> result<='0'; if(cin='1') then c_state<=s3; else c_state<=s4; end if; when s4=> result<='0'; if(cin='1') then c_state<=s1; else c_state<=s5; end if; when s5=> result<='0'; if(cin='1') then c_state<=s6; else c_state<=s0; end if; when s6=> result<='0'; if(cin='1') then c_state<=s2; else c_state<=s7; end if; when s7=> result<='1'; if(cin='1') then c_state<=s1; else c_state<=s0; end if; end case; end process; end pr; 解释一下这个vhdl代码

当cin被检测到符合特定的模式时，输出信号result会被设置为'1'，否则为'0'。该状态机总共有8个状态，分别为s0-s7。 这个代码包含一个实体(LineCheck)，该实体有四个端口：输入信号clk（时钟）、输入信号cin（待检测...

process(clk_1Hz ,clear) variable count:integer range 0 to 50000000:=0; begin if clear = '1' then bcddata(23 downto 0)<= x"000000"; --清零 else if clk_1Hz'event and clk_1Hz='1' then if count < 50000000 then count := count +1; bcddata <=x"903002"; elsif bcddata(3 downto 0)=x"9" then --秒的个位(十进制) bcddata(3 downto 0)<=x"0"; else bcddata(3 downto 0)<=bcddata(3 downto 0)+1; end if; if bcddata(7 downto 0)=x"59" then --秒的十位(六进制) bcddata(7 downto 0)<=x"00"; elsif bcddata(3 downto 0)=x"9" then bcddata(7 downto 4)<=bcddata(7 downto 4)+1; end if; if bcddata(11 downto 0)=x"959" then --分的个位(十进制) bcddata(11 downto 0)<=x"000"; elsif bcddata(7 downto 0)=x"59" then bcddata(11 downto 8)<=bcddata(11 downto 8)+1; end if; if bcddata(15 downto 0)=x"5959" then --分的十位(六进制) bcddata(15 downto 0)<=x"0000"; elsif bcddata(11 downto 0) =x"959" then bcddata(15 downto 12)<=bcddata(15 downto 12)+1; end if; if bcddata(19 downto 0)=x"95959" then --时的个位(十进制) bcddata(19 downto 0)<=x"00000"; elsif bcddata(15 downto 0)=x"5959" then bcddata(19 downto 16)<=bcddata(19 downto 16)+1; end if; if bcddata(23 downto 0)=x"595959" then --时的十位(六进制) bcddata(23 downto 0)<=x"000000"; elsif bcddata(19 downto 0) =x"959" then bcddata(23 downto 20)<=bcddata(23 downto 20)+1; end if; end if; --end clear end if; -- end clk_1Hz end process;修改这段代码实现通电时数码管显示903002，一秒后显示时钟

if clk_1Hz'event and clk_1Hz = '1' then if state = 0 then -- 如果处于通电状态 bcddata <= x"903002"; -- 直接赋值为x"903002" else -- 如果处于时钟状态 if count < 50000000 then count := count + 1; ...

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JTDKZ IS PORT(CLK,SM,SB:IN STD_LOGIC; MR,MY,MG,BR,BY,BG:OUT STD_LOGIC); END ENTITY JTDKZ; ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE IS(A,B,C,D); SIGNAL STATE:STATE_TYPE; BEGIN CNT:PROCESS(CLK)IS VARIABLE S:INTEGER RANGE 0 TO 45; VARIABLE CLR,EN:BIT; BEGIN IF(CLK'EVENT AND CLK='1')THEN IF CLR='0' THEN S:=0; ELSIF EN='0'THEN S:=S; ELSE S:=S+1; END IF; CASE STATE IS WHEN A=>MR<='0';MY<='0';MG<='1'; BR<='1';BY<='0';BG<='0'; IF(SB AND SM)='1'THEN IF S=45 THEN STATE<=B;CLR:='0';EN:='0'; ELSE STATE<=A;CLR:='1';EN:='1'; END IF; ELSIF(SB AND (NOT SM))='1'THEN STATE<=B;CLR:='0';EN:='0'; ELSE STATE<=A;CLR:='1';EN:='1'; END IF; WHEN B=>MR<='0';MY<='1';MG<='0'; BR<='1';BY<='0';BG<='0'; IF S=5 THEN STATE<=C;CLR:='0';EN:='0'; ELSE STATE<=B;CLR:='1';EN:='1'; END IF; WHEN C=>MR<='1';MY<='0';MG<='0'; BR<='0';BY<='0';BG<='1'; IF(SM AND SB)='1'THEN IF S=25 THEN STATE<=D;CLR:='0';EN:='0'; ELSE STATE<=C;CLR:='1';EN:='1'; END IF; ELSIF SB='0'THEN STATE<=D;CLR:='0';EN:='0'; ELSE STATE<=C;CLR:='1';EN:='1'; END IF; WHEN D=>MR<='1';MY<='0';MG<='0'; BR<='0';BY<='1';BG<='0'; IF S=5 THEN STATE<=A;CLR:='0';EN:='0'; ELSE STATE<=D;CLR:='1';EN:='1'; END IF; END CASE; END IF; END PROCESS CNT; END ARCHITECTURE ART;

在状态A中，控制红、黄、绿灯的输出信号MR、MY、MG、BR、BY、BG的值分别为0、0、1、1、0、0，表示南北方向绿灯亮，东西方向红灯亮。如果同时检测到南北、东西方向都有车辆通过，则需要判断计时器的计数值是否为45，...
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if clk'event and clk = '1' then if reset = '1' then FSM_onehot_Nx_State_reg <= "00000001"; elsif enable = '1' then FSM_onehot_Nx_State_reg <= next_state; end if; end if; 如果next_state没有...
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