verilog 倒计时设置

下面是一个简单的 Verilog 代码示例，用于倒计时：

module countdown (
  input clk, // 时钟信号
  input rst, // 复位信号
  output reg [3:0] count // 倒计时计数器
);

always @ (posedge clk or posedge rst) begin
  if (rst) // 当复位信号为高电平时，将计数器清零
    count <= 4'b0000;
  else if (count == 4'b0000) // 如果计数器为零，就不再减一
    count <= 4'b0000;
  else
    count <= count - 1; // 每个时钟周期计数器减一
end

endmodule

这个倒计时模块包括一个时钟信号和一个复位信号作为输入，以及一个 4 位计数器作为输出。每个时钟周期，计数器会减一，直到它达到零。如果复位信号为高电平，计数器将被重置为零。