verilog 两位倒计时计数器

下面是一个简单的 Verilog 代码实现一个两位倒计时计数器：

module counter(clk, reset, enable, count);
  input clk, reset, enable;
  output reg [1:0] count;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      count <= 2'b00;
    end else if (enable) begin
      if (count == 2'b00) begin
        count <= 2'b99;
      end else begin
        count <= count - 1;
      end
    end
  end
endmodule

这个计数器有一个时钟输入 `clk`，一个复位输入 `reset`，一个使能输入 `enable`，和一个双位输出 `count`。当 `reset` 为高电平时，计数器清零；当 `enable` 为高电平时，计数器开始倒计时，每个时钟周期减1，直到计数器的值为0，此时计数器重新设置为99。