fpga 基于两位数码管计时器设计简易频率计并给出设计原理，思路和代码

设计原理：

本设计基于FPGA实现一个简易的频率计，通过采用两个数码管来显示频率计的计数结果。在本设计中，我们使用Verilog HDL语言进行开发，使用FPGA作为主要的硬件平台，通过对FPGA各个模块的设计和实现，完成对频率信号的检测、计数和显示的功能实现。

思路：

1.计时器模块：使用一个计数器模块，在每个时钟周期计数器加1，并且在达到一定的计数值时，将计数器清零，同时记录计数器的值。

2.频率计数模块：在每个时钟周期检测输入的频率信号，如果有一个上升沿则计数器加1，并且将计数器的值保存在一个寄存器中。

3.数码管显示模块：将计数器的值转换成两位数字，并通过两个七段数码管显示出来。在本设计中，使用了数码管驱动模块。

代码实现：

计时器模块：

module timer
(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [7:0] count_value, // 计数器的最大值
    output reg [7:0] count // 计数器的值
);

reg [7:0] temp_count;

always @(posedge clk)
begin
    if (rst == 1'b1)
        temp_count <= 8'b0;
    else if (temp_count == count_value)
    begin
        temp_count <= 8'b0;
        count <= count + 1;
    end
    else
        temp_count <= temp_count + 1;
end

endmodule

频率计数模块：

module frequency_counter
(
    input clk, // 时钟信号
    input rst, // 复位信号
    input signal_in, // 输入信号
    output [31:0] frequency // 频率计数器的值
);

reg [31:0] temp_frequency;

always @(posedge clk)
begin
    if (rst == 1'b1)
        temp_frequency <= 32'b0;
    else if (signal_in == 1'b1)
        temp_frequency <= temp_frequency + 1;
end

assign frequency = temp_frequency;

endmodule

数码管显示模块：

module seven_segment_display
(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [31:0] count, // 频率计数器的值
    output reg [15:0] display // 数码管显示的值
);

wire [1:0] digit;
wire [6:0] digit_value;

seven_segment_decoder decoder(
    .input(digit_value),
    .a(display[0]), .b(display[1]), .c(display[2]), .d(display[3]), .e(display[4]), .f(display[5]), .g(display[6])
);

assign digit[1:0] = {count[27:24], count[23:20]};

always @(posedge clk)
begin
    if (rst == 1'b1)
        display <= 16'b1111_1111_1111_1111;
    else
    begin
        case (digit)
            2'b00: digit_value <= 7'b1111110; // 显示个位数字
            2'b01: digit_value <= 7'b0110000; // 显示十位数字
            2'b10: digit_value <= 7'b0000000; // 显示小数点
            default: digit_value <= 7'b0000000;
        endcase

        display[6:0] <= digit_value;
    end
end

endmodule

完整代码：

module frequency_counter_display
(
    input clk, // 时钟信号
    input rst, // 复位信号
    input signal_in, // 输入信号
    output reg [15:0] display // 数码管显示的值
);

wire [1:0] digit;
wire [6:0] digit_value;
wire [31:0] frequency;

timer timer_inst(
    .clk(clk),
    .rst(rst),
    .count_value(8'hFF),
    .count(display[15:8])
);

frequency_counter frequency_counter_inst(
    .clk(clk),
    .rst(rst),
    .signal_in(signal_in),
    .frequency(frequency)
);

seven_segment_display display_inst(
    .clk(clk),
    .rst(rst),
    .count(frequency),
    .display(display)
);

assign digit[1:0] = {frequency[27:24], frequency[23:20]};

endmodule

说明：

本设计中，使用了三个模块来实现简易频率计，分别是计时器模块、频率计数模块和数码管显示模块。其中，计时器模块用于对时钟进行计数，频率计数模块用于对输入的频率信号进行计数，数码管显示模块则用于将计数结果显示在两个数码管上。

在本设计中，使用了一个计数器模块，每个时钟周期计数器加1并且在达到一定的计数值时，将计数器清零，同时记录计数器的值。在频率计数模块中，使用了一个寄存器来保存计数器的值，每当输入信号有一个上升沿时，计数器加1，并将计数器的值保存在寄存器中。

在数码管显示模块中，使用了数码管驱动模块将计数器的值转换成两位数字，并通过两个七段数码管显示出来。在本设计中，使用了常见的共阴数码管，因此在数码管驱动模块中，需要使用七段数码管解码器将数字转换成七段数码管的输出信号。最后，将计数器的值分为个位和十位两个数字，通过数码管驱动模块显示出来。

本设计中，使用了FPGA作为主要的硬件平台，通过对FPGA各个模块的设计和实现，完成对频率信号的检测、计数和显示的功能实现。