verilog数字时钟

以下是一个简单的 Verilog 数字时钟的例子：

module digital_clock(
    input clk,
    output reg [3:0] hour,
    output reg [5:0] minute,
    output reg [5:0] second
);

reg [3:0] hour_reg;
reg [5:0] minute_reg;
reg [5:0] second_reg;

always @(posedge clk) begin
    if (second_reg == 60) begin
        second_reg <= 0;
        if (minute_reg == 60) begin
            minute_reg <= 0;
            if (hour_reg == 12) begin
                hour_reg <= 1;
            end else begin
                hour_reg <= hour_reg + 1;
            end
        end else begin
            minute_reg <= minute_reg + 1;
        end
    end else begin
        second_reg <= second_reg + 1;
    end
end

assign hour = hour_reg;
assign minute = minute_reg;
assign second = second_reg;

endmodule

这个模块有一个时钟输入 `clk`，以及输出 `hour`、`minute`、`second`，分别表示当前的小时、分钟和秒。在 `always` 块中，我们根据当前的秒、分和小时来更新输出。注意，我们使用了 `reg` 来存储当前的小时、分钟和秒，因为我们需要在每个时钟上升沿时更新它们。同时，我们使用了 `assign` 来将 `hour_reg`、`minute_reg` 和 `second_reg` 分别赋值给 `hour`、`minute` 和 `second`，因为它们是输出信号。