verilog数字时钟

下面是一个简单的Verilog数字时钟的例子：

module digital_clock(
  input clk, //时钟输入
  output reg [3:0] hour, //小时
  output reg [5:0] minute, //分钟
  output reg [5:0] second //秒钟
);

  reg [3:0] hour_reg;
  reg [5:0] minute_reg;
  reg [5:0] second_reg;

  //时钟计数器
  reg [26:0] counter = 0;

  always @(posedge clk) begin
    counter <= counter + 1;

    //每秒钟更新一次时间
    if (counter == 50000000) begin
      second_reg <= second_reg + 1;
      counter <= 0;
    end

    //如果秒钟为60，则分钟加1
    if (second_reg == 60) begin
      minute_reg <= minute_reg + 1;
      second_reg <= 0;
    end

    //如果分钟为60，则小时加1
    if (minute_reg == 60) begin
      hour_reg <= hour_reg + 1;
      minute_reg <= 0;
    end

    //如果小时为24，则重置为0
    if (hour_reg == 24) begin
      hour_reg <= 0;
    end
  end

  //输出时间
  assign second = second_reg;
  assign minute = minute_reg;
  assign hour = hour_reg;

endmodule

该代码使用一个计数器来跟踪时间，每秒钟更新一次时间。当秒钟为60时，分钟加1，当分钟为60时，小时加1。当小时为24时，小时重置为0。

需要注意的是，这段代码仅提供了一个基本的数字时钟功能，对于实际应用还需要进行进一步的调整和改进。