基于Verilog的数字时钟_数字时钟verilog

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摘要

数字时钟是一种集计时、显示、报时于一体的数字系统，随着电子技术的发展，在

原有计时基础上又拓展出了工业过程控制、定时控制、显示气候温度等多种功能，目前

普遍运用在人们的日常生活中。

本文以 Altera 公司 9.0 版本的 Quartus Ⅱ 软件编译硬件描述语言 Verilog 代码，采用自

顶而下的设计方法对代码进行综合、适配、功能仿真，最后下载入 Cyclone EP2C5T144 的

FPGA 核心板，实现了数字时钟的设计要求。通过顶层文件调用子模块函数由按键的输入

来完成数字钟校对功能，不仅能分别显示时分秒和年月日，还具有闹钟音乐、跑表、整

点报时等多项功能。较为详细地说明了时钟设计各模块的流程，突出显示了 Verilog 语言

的可读性及 FPGA 设计数字电路的灵活性。

关键词：Verilog HDL；数字时钟；功能仿真；Cyclone EP2C5T144

目  录
摘 要................................................................................................................ I
Abstract......................................................................................................... II
引言............................................................................................................. 1
1 背景及选题意义..............................................................................................1
2 国内研究现状..................................................................................................1
3 主要内容安排..................................................................................................1
设计语言及软件的介绍.............................................................................2
1 硬件描述语言 Verilog HDL 简介...................................................................2
1.1 Verilog 语言的特点....................................................................................2
2 Quartus II 软件简介.........................................................................................3
2.1 Quartus II 的设计流程...............................................................................3
2.2 Quartus II 的界面介绍...............................................................................3
2.3 Quartus II 的使用步骤...............................................................................3
硬件电路介绍............................................................................................. 4
1 系统芯片的简介..............................................................................................4
2 系统主板电路分析..........................................................................................5
数字钟总体及各模块的设计.....................................................................7
1 数字时钟总体设计方案..................................................................................7
2 分频模块..........................................................................................................7
3 控制模块..........................................................................................................9
4 时间及调整模块............................................................................................10
4.1 时间正常显示模块...................................................................................10
4.2 时间调整模块...........................................................................................12
5 时间位选模块................................................................................................13
6 秒表模块........................................................................................................13
7 闹钟模块........................................................................................................15
8 闹铃与定时报时音乐模块............................................................................15
9 日期模块........................................................................................................17
10 日期调整模块..............................................................................................19
11 显示模块......................................................................................................19
12 数字时钟顶层模块......................................................................................20
系统调试及运行结果分析.......................................................................21
1 硬件调试........................................................................................................21
2 调试注意事项................................................................................................22
3 调试过程及结果............................................................................................22
总结........................................................................................................... 24
III