基于verilog的数字时钟

以下是一个基于Verilog的数字时钟的示例代码：

module clock(
    input clk,
    output reg [3:0] hours,
    output reg [5:0] minutes,
    output reg [5:0] seconds
);

reg [26:0] count = 0;

always @(posedge clk) begin
    if(count == 25000000) begin
        seconds <= seconds + 1;
        count <= 0;
    end else begin
        count <= count + 1;
    end
    
    if(seconds == 60) begin
        seconds <= 0;
        minutes <= minutes + 1;
    end
    
    if(minutes == 60) begin
        minutes <= 0;
        hours <= hours + 1;
    end
    
    if(hours == 24) begin
        hours <= 0;
    end
end

endmodule

这个模块有一个时钟输入和三个输出，分别对应小时、分钟和秒钟。时钟每秒钟会加 1，当秒钟到达 60 时，会将秒钟清零并将分钟加 1；当分钟到达 60 时，会将分钟清零并将小时加 1；当小时到达 24 时，会将小时清零。

可以在测试平台上测试这个模块，并将输出连接到数码管显示器上，以显示当前时间。